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  • mos管的gidl效應(yīng),MOSFET泄漏電流解析
    • 發(fā)布時間:2024-05-10 17:51:05
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    mos管的gidl效應(yīng),MOSFET泄漏電流解析
    MOS管的GIDL效應(yīng)是指在柵極電壓較高的情況下,絕緣層下的溝道區(qū)域會發(fā)生漏電現(xiàn)象的現(xiàn)象。這種現(xiàn)象是由于高電場導(dǎo)致絕緣層中的電子發(fā)生穿隧效應(yīng),從而形成漏電流。
    GIDL效應(yīng)會導(dǎo)致器件的功耗增加、性能下降,并可能引起電流漂移現(xiàn)象。針對GIDL效應(yīng)的影響和問題,研究人員提出了一些解決方案,包括使用高介電常數(shù)的材料來減小電場強度、優(yōu)化溝道結(jié)構(gòu)和引入電場屏蔽層等方法。此外,還有其他一些方法可以應(yīng)對GIDL效應(yīng),例如采用低功耗工藝、優(yōu)化柵極結(jié)構(gòu)和控制柵極電壓等。
    GIDL(gate-induced drain leakage) 是指柵誘導(dǎo)漏極泄漏電流,對MOSFET的可靠性影響較大。
    MOSFET 中引發(fā)靜態(tài)功耗的泄漏電流主要有:源到漏的亞閾泄漏電流,柵泄漏電流,發(fā)生在柵漏交疊區(qū)的柵致漏極泄漏 GIDL 電流,如圖所示。在這些泄漏電流中,在電路中器件處于關(guān)態(tài)或者處于等待狀態(tài)時,GIDL 電流在泄漏電流中占主導(dǎo)地位。
    mos管 gidl效應(yīng) 泄漏電流
    GIDL 隧穿電流
    當(dāng)柵漏交疊區(qū)處柵漏電壓 VDG很大時,交疊區(qū)界面附近硅中電子在價帶和導(dǎo)帶之間發(fā)生帶帶隧穿形成電流,我們把這種電流稱之為 GIDL 隧穿電流。隨著柵氧化層越來越薄,GIDL 隧穿電流急劇增加。
    GIDL 產(chǎn)生電流
    漏 pn 結(jié)由于反偏,產(chǎn)生率大于復(fù)合率,在柵控制下,硅和二氧化硅界面處陷阱充當(dāng)產(chǎn)生中心而引發(fā)的一種柵誘導(dǎo)的漏極泄漏電流。
    柵致漏極泄露電流,gate induced drain leakage (GIDL,/GIDL)
    柵致漏極泄露電流是由MOS晶體管漏極結(jié)中的高場效應(yīng)引起的。由于G與D重疊區(qū)域之間存在大電場而發(fā)生隧穿并產(chǎn)生電子-空穴對,其中包含雪崩隧穿和BTBT隧穿。由于電子被掃入阱中,空穴積累在漏中形成/GIDL。
    以NMOS為例,當(dāng)gate不加壓或加負壓,drain端加高電壓, 使得gate和drain的交疊區(qū)域出現(xiàn)了一個從drain指向gate的強電場,靠近gate oxide 附近出現(xiàn)強耗盡區(qū),形成電勢變化非常陡的類p+-n+結(jié)—橫向和縱向的圖;(一定是gate與drain要有重疊嗎?要有交疊,這也是GIDL管的來源),引起了耗盡區(qū)電子空穴分離,載流子躍遷,電子流向drain端,空穴被掃入基底,由此形成漏電流。
    mos管 gidl效應(yīng) 泄漏電流
    NMOS 中 GIDL 圖解 (橫向、縱向)
    前提條件: 
    1) 亞閾值區(qū) 
    2)Drain和gate有交疊,GIDL產(chǎn)生處有pn結(jié) 
    3)強漏電場
    Impact in MOS:亞域區(qū)漏電流,增大靜態(tài)功耗
    Mitigation in MOS: LDD, 交疊區(qū)輕摻雜,使電勢緩變,躍遷幾率減小,漏電流減小
    Impact in NAND:在program時,被inhibit string 發(fā)生HCI效應(yīng), 邊緣WL Vt上浮 (不被inhibit的string, 不存在靜電壓差,這種效應(yīng)應(yīng)該較弱)
    mos管 gidl效應(yīng) 泄漏電流
    Mitigation in MOS: 設(shè)置邊緣dummy WL
    Application in NAND:GIDL erase,3D NAND中, Pwell erase 需結(jié)合SEG工藝,工藝復(fù)雜,因此越來越多的制造商開始使用GIDL erase,即利用GIDL效應(yīng)產(chǎn)生電子空穴對,將空穴掃入channel中,實現(xiàn)塊擦除。
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