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如何測(cè)試運(yùn)輸失調(diào)電壓的方法
  • 發(fā)布時(shí)間:2019-08-07 14:26:57
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圖9.27示出普通的OP放大器的符號(hào)。理想的OP放大器中,輸入電壓與輸出電壓的關(guān)系是
測(cè)試運(yùn)輸失調(diào)電壓
這里的Vdm是OP放大器的電壓增益。所以當(dāng)Vinp=Vinn時(shí),輸出電壓Vout=0。但是實(shí)踐的OP放大器中,Vout一定就等于0。以這時(shí)的輸出電壓作為輸出失調(diào)電壓VOSout,則其輸出電壓可表示為:
測(cè)試運(yùn)輸失調(diào)電壓
普通來說失調(diào)電壓用輸入換算值來表示。以差動(dòng)電壓增益除以VOSout的值作為輸入換算失調(diào)電壓Vos,表示為由式(9.29)和式(9.30)可知,輸出電壓可表示為
測(cè)試運(yùn)輸失調(diào)電壓
圖9. 28示出沒有失調(diào)電壓的理想的OP放大器和有失調(diào)電壓的OP放大器。在圖9.27和圖9.28中,運(yùn)用了雙電源VDD和Vss在單電源,也就是Vss=0的場(chǎng)合,應(yīng)該思索將圖中的地置換為模仿地(通常為VDD/2)。
測(cè)試運(yùn)輸失調(diào)電壓
失調(diào)電壓的原因大致能夠分為制造過程中的隨機(jī)性偏離(random offset)和設(shè)計(jì)過程中的系統(tǒng)性偏離(systematic offset)。
測(cè)試運(yùn)輸失調(diào)電壓
隨機(jī)性偏離是由于晶體管的外形或物理參數(shù)在制造工藝過程中的分散性惹起的。為了盡量減小隨機(jī)性偏離,應(yīng)該在幅員設(shè)計(jì)時(shí)思索成對(duì)的晶體管(差動(dòng)輸入對(duì)或電流反射鏡)的同向鄰接等要素。為了將系統(tǒng)性偏離抑止到最小水平,需求調(diào)整電路的均衡性。
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